完整学习路线 · 18 章
目标:独立完成一款小型数字芯片
课程分成两条连续轨道。第 1-12 章建立制造、封装、存储与产业约束;第 13-18 章以一个流式数据处理器为项目,完成规格、SystemVerilog RTL、验证、综合、静态时序、物理设计和流片验收。
TRACK 01
制造基础
第 1 章
半导体制造总览
从硅片到高级 GPU 封装的完整路径
第 2 章
晶圆制造流程
沉积、光刻、刻蚀、掺杂、CMP 与量测如何循环
第 3 章
光刻、DUV 与 EUV
把电路图形稳定投到晶圆上的工程
第 4 章
晶体管工艺、FinFET 与 GAAFET
从平面 MOSFET 到鳍式晶体管和 nanosheet
第 5 章
金属互连与 RC 延迟
晶体管变快后,连线和供电成为瓶颈
第 6 章
先进封装、CoWoS 与 Chiplet
把多个裸片做成一个高带宽系统
第 7 章
HBM、TSV 与显存带宽
高级 GPU 为什么离不开堆叠 DRAM
第 8 章
高级 GPU 的制造与集成
逻辑裸片、HBM、封装和系统验证如何合成产品
第 9 章
良率、测试与 Binning
为什么同一片晶圆上不是每颗芯片都一样
第 10 章
半导体供应链
设备、材料、代工、封测、内存和系统集成如何协同
第 11 章
晶圆级芯片是什么?
从术语、制造难点到 Cerebras WSE 与 System-on-Wafer
第 12 章
NVIDIA、Cerebras、Google TPU 的区别
比较通用 GPU、晶圆级系统和专用矩阵 ASIC
TRACK 02 · PROJECT BASED
芯片设计实战:从规格到 GDS
六章共用同一个项目,每章都有可检查的工程交付物与通过标准。
第 13 章 · 4-6 小时
从需求到芯片架构
定义接口契约、寄存器表、数据位宽与 PPA 预算
第 14 章 · 8-12 小时
用 SystemVerilog 实现 RTL
实现状态机、数据通路、握手、复位与跨时钟域
第 15 章 · 10-16 小时
验证:证明 RTL 做对了
参考模型、随机激励、断言、覆盖率和可复现回归
第 16 章 · 8-12 小时
综合与静态时序分析
映射标准单元,约束时钟与 I/O,读懂 setup/hold
第 17 章 · 12-20 小时
物理设计:从网表到版图
Floorplan、供电、布局、时钟树、布线与签核
第 18 章 · 最终验收
流片前总验收与独立项目
冻结 release、规划硅后 bring-up,并迁移到自己的芯片