普通芯片制造追求的是：在一片晶圆上重复制造许多裸片，测试后切割，再把良品封装成独立芯片。晶圆级计算反过来问了一个问题：如果不把计算资源切成许多彼此隔离的芯片，而让整片或接近整片晶圆共同工作，会发生什么？

这类方法统称为晶圆级集成（Wafer-Scale Integration，WSI）。严格定义下，它把整片晶圆做成一个功能性集成电路，而不是切成大量独立裸片。现代工程语境还常把“多个裸片在晶圆级互连结构上组成一个系统”包括进来。[1]

同一片晶圆，两种系统边界 传统路线 切割、筛选、分别封装 晶圆级路线 晶圆保留为一个计算系统
图 1：传统路线把晶圆切成独立芯片；晶圆级路线让跨区域互连继续保留，系统边界扩大到整片或接近整片晶圆。

三个词，分别在说什么

表达通常译法侧重点
wafer-scale晶圆级的、晶圆尺度的形容尺寸、集成方式或系统范围，后面通常还要接名词
wafer-scale chip晶圆级芯片强调它是一个超大集成电路实体
wafer-scale processor晶圆级处理器强调它承担计算、存储和数据处理功能

wafer-scale 是属性，另外两个词则从不同角度命名同一类设备。同一块 Cerebras WSE-3 可以被称为 wafer-scale chip，因为它是一个 46,225 mm² 的硅器件；也可以被称为 wafer-scale processor，因为它包含计算核心、片上 SRAM 和互连网络并执行 AI 工作负载。[2]

两条实现路线：一整块硅，或晶圆上的多芯粒

“晶圆级”不等于所有产品内部结构相同。今天最重要的两条路线，一条跨越光刻视场制造单片式系统，另一条先制造较小裸片，再用晶圆级封装和高密度互连把它们拼成一个系统。

两条晶圆级集成路线 A. 单片式 / 跨视场拼接 跨 reticle 互连保留在晶圆金属层中 B. 多芯粒 / System-on-Wafer RDL / 硅中介层 Die 1Die 2Die 3 先测试裸片，再在大面积互连结构上集成
图 2：Cerebras WSE 是路线 A 的代表；Tesla Dojo Training Tile 与 TSMC SoW 属于路线 B 的系统级思路。后者可以组合不同工艺或功能的裸片，但裸片间连接仍不同于连续的片上金属线。

为什么做大如此困难

面积扩大不只是把版图按比例放大。它会同时放大光刻、良率、互连、供电、散热、机械可靠性和软件映射问题，因此晶圆级处理器本质上是一项芯片与系统协同设计。

01 光刻视场有限

以 ASML NXE:3600D 为例，最大曝光视场是 26×33 mm，一次曝光无法直接印出整片晶圆大小的版图。[10] 单片式方案需要 reticle stitching：精确对准相邻曝光区，并在边界上接通金属线。Cerebras 把跨视场互连作为 WSE 的基础技术。[3]

02 零缺陷晶圆几乎不可得

普通大裸片已经会因随机缺陷降低良率；面积扩展到晶圆级后，要求每个晶体管都完好并不现实。可行手段是预留冗余核心和链路、测试后关闭故障区域，并让路由绕过缺陷。WSE-3 有 97 万个物理核心，产品启用其中 90 万个，预留空间用于吸收制造缺陷。[11]

03 长距离互连变慢

导线越长，RC 延迟和能耗越高，全局同步时钟也更难控制偏斜。常见办法是采用二维 mesh、短距离邻接通信、分布式本地存储，以及局部或异步执行，避免所有数据都穿越晶圆。

04 电不能只从边缘送入

晶圆中心距离边缘太远，大电流会造成压降和损耗。Cerebras 的系统从晶圆背面垂直送入电力和数据，再在靠近负载的位置降压，而不是依赖板边供电。[4]

05 热量与机械应力一起出现

大面积器件会出现温度梯度，硅、PCB 和金属受热后的膨胀程度又不同。工程上需要覆盖晶圆表面的液冷冷板、分区监控，以及能吸收热位移的柔性连接结构。[4]

06 测试、封装和软件都要重做

传统探针、封装基板和编译器默认面对的是小裸片。晶圆级系统需要更大范围的已知缺陷映射、专用封装与校准流程；编译器还要把张量或网格计算映射到海量分布式核心和存储上。[5]

一块可工作的晶圆，是怎样被“救”出来的

缺陷不是消失了，而是被隔离和绕过 正常计算核心与链路继续工作 测试发现并停用故障区域 网络使用备用路径绕过缺陷 冗余资源保证交付规格一致
图 3：晶圆级良率不是追求“完全没有坏点”，而是通过冗余、隔离、重映射和绕行，让含有局部缺陷的晶圆仍满足产品规格。

哪些芯片和系统使用了这些技术

产品 / 平台路线实现特点性质
Cerebras WSE-1 / 2 / 3单片式跨视场拼接、冗余核心与路由、分布式 SRAM、二维互连网络商用 AI 处理器
Tesla Dojo D1 Training Tile多裸片25 颗 D1 组成 5×5 计算平面，强调裸片边缘的高带宽无缝扩展AI 训练系统
BrainScaleS-1晶圆上多芯片一片 200 mm 晶圆包含 384 个 HICANN 芯片，并用晶圆后处理建立互连神经形态研究平台
TSMC SoW / SoW-X平台技术基于 InFO 或 CoWoS，把大规模裸片阵列、未来的 HBM 与不同功能芯粒集成到晶圆级系统代工与封装平台

其中只有 Cerebras WSE 是这里所说的商业化单片式晶圆级处理器。Dojo 展示了“像一颗逻辑芯片那样扩展多裸片”的另一种路径；Hot Chips 资料给出的 Training Tile 由 25 颗 D1 组成。[6] BrainScaleS-1 则证明晶圆级互连也可以服务于模拟神经形态计算，其晶圆上包含 384 个 HICANN ASIC。[7]

TSMC SoW 不是某一颗处理器，而是一套制造与封装能力。TSMC 表示第一代基于 InFO 的逻辑型 SoW 已在 2024 年进入量产；基于 CoWoS、可整合 HBM 的 SoW-X 则属于后续路线图。[8][9]

以 WSE-3 为例：晶圆级处理器把什么放在一起

46,225 mm²
硅面积
4 万亿
晶体管
90 万
AI 优化核心
44 GB
分布式片上 SRAM

WSE-3 官方给出的聚合片上内存带宽为 21 PB/s，峰值 AI 算力为 125 PFLOPS。这里的 21 PB/s 是大量本地 SRAM 并行访问形成的全芯片聚合值，不是单个核心可独占的带宽，也不是系统外部 I/O 带宽。[2]

它的设计取舍也很明确：SRAM 容量远小于服务器的外部内存，但距离计算核心极近、带宽高。模型权重或状态超过片上容量时，系统仍需要外部内存、权重流式传输或多台 CS 系统协同，不能把“片上带宽很高”理解成“永远不需要片外数据”。

晶圆级计算能带来什么

更高的局部通信带宽

相邻核心通过片上金属互连通信，减少封装引脚、PCB 走线和外部交换网络形成的瓶颈。

更低的通信延迟与能耗

数据移动距离缩短，尤其适合需要频繁同步、邻域交换或逐 token 低延迟的工作负载。

更大的单一计算域

更多核心和本地存储可以表现为一台逻辑设备，减少用户手工切分模型和管理大量加速卡的负担。

更高的计算密度

去掉大量板级接口和重复封装后，同样机房空间内可放入更多紧密耦合的计算资源。TSMC 也把密度、带宽和能效列为 SoW 的目标。[8]

这类收益也不只存在于 AI 厂商的峰值规格表中。SC20 发表的一项 7-point stencil 实测在第一代 CS-1 上达到 0.86 PFLOPS，约为该设备峰值算力的三分之一，说明高带宽邻域通信也适合部分科学计算；但它只是特定问题规模与算法的结果，不能外推成所有任务都比 GPU 集群更快。[12]

优势不是无条件成立

晶圆级系统需要专用机柜、液冷、供电、编译器和运行时，采购与替换也不像标准 PCIe 加速卡那样灵活。最终收益取决于工作负载能否匹配它的分布式执行方式、软件是否成熟，以及与 GPU 集群相比的整机成本和利用率。它是高集成度计算的一条路线，不是所有芯片都会走向的终点。

结语

理解晶圆级处理器，关键不是记住“它比普通芯片大多少”，而是看到系统边界的变化：传统系统把通信、供电、冷却和容错放在多颗芯片及机架之间；晶圆级系统把其中相当一部分问题推进到同一片硅和它的专用封装中。

因此，wafer-scale 描述的是尺度或集成方式，wafer-scale chip 强调物理器件，wafer-scale processor 强调计算功能。真正让它可用的，不只是更大的硅面积，而是光刻拼接、缺陷容错、分布式互连、垂直供电、液冷和编译软件共同组成的一整套工程体系。

参考资料

  1. [1] IEEE Technology Navigator, Wafer Scale Integration.
  2. [2] Cerebras Systems, Wafer-Scale Engine 3 product specifications.
  3. [3] Sean Lie, Hot Chips 31, Wafer-Scale Deep Learning.
  4. [4] Cerebras Systems, Cerebras CS-2 White Paper.
  5. [5] Cerebras Developer Documentation, How Cerebras Works.
  6. [6] Tesla, Hot Chips 34, The Microarchitecture of Tesla's Exa-Scale Computer.
  7. [7] Schmidt et al., From Clean Room to Machine Room: Commissioning of the First-Generation BrainScaleS Wafer-Scale Neuromorphic System.
  8. [8] TSMC, 2024 North America Technology Symposium, System-on-Wafer announcement.
  9. [9] TSMC, 2025 North America Technology Symposium, SoW-X roadmap.
  10. [10] ASML, TWINSCAN NXE:3600D system specifications.
  11. [11] Cerebras Systems, 100× Defect Tolerance: How Cerebras Solved the Yield Problem.
  12. [12] Rocki et al., SC20, Fast Stencil-Code Computation on a Wafer-Scale Processor.

注：产品规格与路线图会随厂商更新；性能数字均按对应来源的口径引用，不代表跨架构的等价性能比较。