流片前总验收与独立项目

一次流片需要哪些版本冻结

建立 release manifest，固定 RTL commit、验证环境 commit、PDK/标准单元库版本、综合与布局布线工具版本、SDC、顶层配置和所有生成物校验值。禁止手工修改最终网表或 GDS 后不回写流程。每个报告必须能追溯到同一次构建。

设计验收至少包括：lint、CDC/RDC、仿真回归、断言、覆盖率、综合网表检查、形式等价、所有 PVT/RC 角的 STA、DRC、LVS、antenna、密度、功耗与 IR/EM（工具能力允许时）。测试芯片还要确认 pad ring、ESD、封装引脚、上电顺序、时钟来源和调试通道。

硅后计划必须在流片前写

芯片回来后，你需要一块 PCB、稳定电源、时钟源、可编程控制器和测量点。先定义 bring-up 顺序：断电测短路；限流上电并测各电源轨；确认复位与时钟；读取只读 ID 寄存器；跑最小数据向量；再逐步提高频率和数据压力。每一步都要有预期值和失败后的隔离方法。

为可观测性付出少量面积通常很值得：版本 ID、错误状态、性能计数器、可读回内部状态、scan/JTAG 或至少一个可控测试模式。无法观察的故障很难区分是 RTL、时序、电源、封装还是板级问题。

把练习改造成你的芯片

独立项目应只改变一个主要维度。例如把累加换成 FIR 滤波、CRC、PWM 控制或小型矩阵乘单元，同时保留已经验证的总线、复位与构建基础设施。先重写规格和参考模型，再改 RTL。若需要多个时钟域、模拟 IP、高速 SerDes 或外部 DDR，项目复杂度会跃升，不适合作为第一次独立流片。

一个现实的开源路径是使用 Verilator、Yosys、OpenROAD/OpenLane 与开放 PDK 做完整练习。真正提交 MPW 前，必须以所选项目和代工接口的最新文档为准，并满足其封装、I/O、许可和签核要求。本系列教的是可迁移的方法，不承诺某个教学配置天然满足生产流片条件。

最终验收清单

• 规格中的每条“必须”都有实现位置和验证证据。
• 回归可从干净环境一键执行，所有随机失败可按 seed 重现。
• 没有未约束时序端点、未解释例外、未解决 DRC/LVS 或黑盒。
• GDS、网表、SPEF、SDC、报告与 manifest 属于同一 release。
• 封装引脚表、PCB 假设、bring-up 脚本和最小测试向量已准备。
• 风险表明确列出未覆盖的签核项、第三方 IP 与工具限制。