物理设计：从网表到版图

Floorplan 决定上限

先确定 die/core 尺寸、利用率、长宽比、I/O 位置、宏单元位置和电源网络。利用率过高会导致拥塞和缓冲器无处可放；过低会增加线长与成本。小型纯标准单元设计可从约 50%-60% 的核心利用率起步，再根据拥塞图调整。I/O 应按数据流分组，避免输入和输出被放在相反于逻辑关系的位置。

电源规划包括电源环、条带和标准单元轨。逻辑正确不代表供电可靠：电阻造成 IR drop，同时翻转产生动态压降，长期大电流还会引发电迁移。即使练习 PDK 的分析能力有限，也要理解电源完整性是独立签核维度。

布局、时钟树与布线

placement 把标准单元放进合法行并优化线长、时序和拥塞。CTS 在时钟源与触发器之间插入缓冲树，控制 skew 和 insertion delay；从此时钟不再是理想零延迟网络。routing 分配真实金属层与过孔，寄生电阻电容会让综合阶段看似充裕的路径变慢。

每个阶段都应检查时序、最大转换时间、最大负载、拥塞和合法性，而不是等到最后统一处理。典型循环是：观察最差路径和拥塞热点，判断根因是结构、约束、位置还是布线，再做局部修复。不要盲目提高优化力度。

签核回答三个不同问题

• DRC：几何版图是否符合代工厂最小宽度、间距、包围等制造规则。
• LVS：从版图提取出的电路连接是否与原理网表一致。
• STA：带提取寄生参数的所有有效路径，在规定 PVT 角下是否满足 setup/hold。

此外还应关注 antenna、密度、IR drop、EM 和功耗。开源教学流通常只能覆盖其中一部分，所以“工具显示成功”不等同于商业流片签核。你要在交付说明中写清已检查与未检查的边界。

本章交付物

• floorplan 截图及 die/core、利用率、I/O 与供电选择说明。
• placement、CTS、routing 各阶段的 QoR：面积、线长、拥塞、WNS/TNS。
• 最终 GDS、DEF、提取网表、SPEF、时序报告和工具日志。
• DRC/LVS 结果以及所有 waiver 的逐项理由。